(情報科学)技術的特異点と科学･技術等 1 (ナノテク)

1 ：オーバーテクナナシー：2015/03/25(水) 03:09:59.43 ID:JLiLnBxr.net

※このスレは、下記の本家スレから分かれた分家スレです。転載に関する規定は本家に準じます。

■現在の本家スレ
(強いAI)技術的特異点/ｼﾝｷﾞｭﾗﾘﾃｨ(世界加速) 13 [転載禁止]c2ch.net
http://wc2014.2ch.net/test/read.cgi/future/1426647717/


本家スレの話題のうち、科学・技術系で『専門的な』話題を特に扱います。

スレ成立のきっかけ
・技術的特異点の関わる分野は非常に幅広く、浅い部分から深い部分までレベルも様々で、多様な人が集まっている
・上記を前提として、科学・技術系で専門的な内容に集中しやすいように、ノイズ（特に不毛な論争）を減らしたい
・これにより、興味がある者同士の意思疎通困難性、過去ログ参照の困難性などが解消される

ただし性質上、本家との区分は厳密には困難です。
むしろ同じ内容が扱われても構いません。
本家は雑談寄り、ここではより専門色を強く、とご理解下さい。


■姉妹スレ
(AIとBI)技術的特異点と経済･社会等 1 (天国or地獄) [転載禁止]©2ch.net
http://wc2014.2ch.net/test/read.cgi/future/1427004849/

■関連スレ
人工知能
http://wc2014.2ch.net/test/read.cgi/future/1286353655/

531 ：YAMAGUTIseisei：2016/11/06(日) 12:56:10.78 ID:G0zHoB5U.net

>>529-530
AI AL 魂
http://rio2016.2ch.net/test/read.cgi/future/1449403261/131

532 ：YAMAGUTIseisei：2016/11/07(月) 22:55:00.99 ID:AIXwnKii.net

Checko's Bookmarks
原來早就有PowerXCell 8i 的介面?了
http://checko.soup.io/post/4374554/PowerXCell-8i
August 02 2008 checko


而且還比QS22(5/14)還早...._A_a
http://www.fixstars.com/company/press/20080403.html
フィックスターズ、最新型Cell/B.E.を搭載したアクセラレータボードを発売
http://www.fixstars.com/products/gigaaccel180/
Cell搭載アクセラレータボード GigaAccel180

GigaAccel 180製品カタログ
Fixstars目前是請日本IBM做OEM、然後以整體服務包裝的方式銷售。
ex：
フィックスターズ、みずほ証券のデリバティブシステムをCell/B.E.で高速化に成功

http://ameblo.jp/mikisatoshi/entry-10103289680.html
ヘテロジニアス・マルチコアプロセッサの普及

這篇寫得真不錯....CELL的重心其實在於software managed cache/scratchpad memory的記憶體model，可以針對用途做到非常精細的控制，達到最高的效率，但是要達到這麼高的效率，顯然地需要長期且深入的optimize。
其實是在批判速成programmer生?速食code的弊害?....XD

533 ：531：2016/11/07(月) 22:56:16.27 ID:AIXwnKii.net

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http://www.realworldtech.com/forums/index.cfm?action=detail&id=91674&threadid=91674&roomid=2
Topic: Updated CELL/BE roadmap
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/080610_Cell_Strat_JHC_Japan.pdf

- PowerXCell 32ii (2 x PPE' + 32 x SPE') is replaced by PowerXCell 32iv (4 x PPE' + 32 x eSPE)
- higher frequency (~3.8GHz)
- 100% backword compatible
- Performance on PPE significantly better
- Performance per SPE equal or better (Significantly better on applications that benefit from new instructions)
- Better inter-SPE latency
- More on-chip memory (Is it mean LS will be larger than 256KB?)
- Better main memory latency and bandwidth

http://forum.beyond3d.com/showthread.php?t=48722
Updated Cell roadmap

所以PowerXCell 32iv的強化有下列幾點：

1. PPE本身性能強化(同時數量?加；但是其實考慮原始的CELL的話，其實core比例是維持，然後PPE強化)
2. SPE新?指令強化、EIB效率改善(降低SPE間溝通的latency)
3. 可能有擴充Local Storage容量(引入SOI eDRAM？)
4. 記憶體系統升級

534 ：532：2016/11/07(月) 22:56:58.17 ID:AIXwnKii.net

PDF被抽掉了所以找不到原文，三月的還沒有提到PowerXCell 32iv這個名字。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/ibm.pdf

939 ：MACオタ：2008/06/22(日) 00:27:13 ID:7EkjfsSX
6/10のセミナー資料、もう少し掘っていたら次世代CELLについて言及した別のがあったす。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/080610_Cell_Strat_JHC_Japan.pdf
　・従来型Cell/B.E.わ2009年に45nmプロセス化
　・以前のロードマップにあった2*PPE + 32*SPEの"PowerXCell 32ii"わキャンセル。代わりに
　　4*PPE + 32*SPEの"PowerXCell 32iv"へ。
　・PowerXCell 32ivの世代でPPEに手を入れる -> PPE' へ
　・同じくSPEわ"eSPE"に進化
　・クロックも上げる、〜3.8GHz
　・その他PowerXCell 32iv世代の特徴わ、下記の通り
　　- 100% backward compatible
　　- PPE性能わ大幅向上
　　- SPEわ新命令追加以外わ現状並 (新命令セットを使用するソフトわ大幅に性能向上)
　　- SPE間の通信レイテンシ削減
　　- More on-chip memory (LS増量か？)
　　- メインメモリアクセスの大域幅増強とレイテンシ削減

所以看來真的要用RAMBUS TBI(XDR3)了？放上1TeraFLOPS性能對1TB/s頻?....XD
考慮TBI的進程，也難怪在2010年才要推出。
(反倒是Larrabee和GPU都在2009年就要衝2TFLOPS了....但是記憶體頻?如果是用GDDR5的話，512bit + 5GHz也頂多還在320GB/s左右)
所以?先前才會傳出Larrabee打算用RAMBUS的新聞，他們畢竟知道這個差距很大。

535 ：533：2016/11/07(月) 23:04:16.61 ID:AIXwnKii.net

就算有POWER7的加持，PPE'相對SPE來?還是個很慢的東西，追加PPE的數量對成本來?是很大的負擔。(畢竟PPE+L2直接等於4x SPE的面積)
PowerXCell 32iv，iv代表4個PPE。而設置回到4PPE+32SPE，這點與現在的CELL比例完全相同，有點回到過去"PE"這個組成單位的意味。
也就是?CELL未來實際的強化是透過底層指令追加與結構改善來達成；相對來?，過去2PPE + 32SPE有點透過提高平行化來提高運算密度的味道....這似乎暗示的是運算模式的性能改善被半導體技術之類的製造因素?過去了。
如果真的是採用XDR3(TBI)的話，相當於512bit可以取得1TB/s的頻?，等於?個CELL分到了256GB/s，
介面則從64bit XDR變成128bit XDR3、傳輸速度則從XDR的3.2Gbps(400MHz x 8)，提升到XDR3的16Gbs(500MHz x 32)，
等於記憶體頻?比例也大了十倍，幾乎和浮點性能達成1:1的比例，這下看起來反而更像過去的general purpose CPU...(這回還要換成DDR系來衝容量的話就更困難了....)

總之想?的是，x86 PC和HPC only的processor可以使用到的資金規模實在差太多了?.....XD

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補充?高速的Software Render：

http://www.transgaming.com/products/swiftshader/
SwiftShader (DX9 class)

http://www.radgametools.com/pixomain.htm
Pixomatic Rendering Technology (DX7 class)

當然還有鼎鼎大名的Renderman。

一邊是記憶體頻?(可能)比較大但是沒有fix function；
一邊是(晶片八成比較大所以)比較有raw performance，可能有一些fix function但是記憶體頻?可能較小。其實我還蠻有興趣，到時候PowerXCell 32iv 和Larrabee?Software Rasterizer的時候?邊比較快....(前者2010年、後者2009年)

536 ：YAMAGUTIseisei：2016/11/08(火) 17:14:34.25 ID:TGuKiqAY.net

>79 : オーバーテクナナシー 2016/10/20(木) 22:17:02.44 ID:/cm5eDtP
> http://pc.watch.impress.co.jp/docs/news/1025948.html

>86 : YAMAGUTIseisei 2016/10/20(木) 22:54:25.43 ID:XE3cG6Lw
> >>79
>> 基本最適化回路を複数 ry 並列 ry 設計 ry 、最適化回路間のデータの移動を極小化する構造 ry 高密度な並列 ry
>> 、基本最適化回路の内外で自由な信号のやりとりができる、全結合の構造 ry 多様な問題を扱う ry
>
> Google TPU ( や一部 D-Wave ) もだが AAP ( 系 ) のエッセンスを活かした ? 進化系
>http://rio2016.2ch.net/test/read.cgi/future/1473812514/455
> http://wc2014.2ch.net/test/read.cgi/future/1449498462/189

537 ：535：2016/11/08(火) 21:27:22.52 ID:TGuKiqAY.net

>>536
http://rio2016.2ch.net/test/read.cgi/future/1478311208/715-720

538 ：536：2016/11/09(水) 12:50:27.70 ID:NbR/xRE3.net

>>536-537
> http://rio2016.2ch.net/test/read.cgi/future/1478311208/796
> http://ascii.jp/elem/000/001/263/1263952/# 東芝、ディープラ

パルス幅変調は古典ながら細粒度回路応用演算はセンスが良い
http://google.jp/search?q=parusu+haba+data-recorder+OR+modem+kcs+OR+fsk
http://google.jp/search?q=aap+1bit+heiretu

音源チップ PWM → カウント ?
TDNN PWM → ボリューム ?

539 ：YAMAGUTIseisei：2016/11/10(木) 13:19:40.50 ID:BsZjitog.net

http://rio2016.2ch.net/test/read.cgi/future/1478311208/374-376
学習済外部 DB 逐次連携 ( DNC ) ? ⇔ 別方式 日立跳躍学習

> オリオル・ビニアル研究員は、深層学習システム
> （ ry 構成要素の層のそれぞれの感度を調節することで物体を認識する仕組み）に記憶機能を追加した。
> 一般的に、深層学習システムは人工神経網の接続を微調整するために多くの画像が必要だ。


http://arxiv.org/abs/1606.04080
Google 翻訳 tnx

ワンショット学習のためのマッチングネットワーク
著者： オリオールVinyals 、 チャールズ・ブランデル 、 ティモシーLillicrap 、 Koray Kavukcuoglu 、 大安Wierstra
(Submitted on 13 Jun 2016) （2016年6月13日に提出）

要約： ry
本研究では、深い神経機能に基づいて計量学習からと外部メモリとのニューラルネットワーク
を強化する最近の進歩からのアイデアを採用 ry
私たちのフレームワークは、新しいクラスのタイプに適応するための微調整を不要に、
そのラベルに小さなラベルされたサポートセットと非標識の例をマッピングするネットワークを学習します。

私たちは、その後、および言語タスク（Omniglot、ImageNetを使用して）ビジョンに
ワンショット学習問題を定義します。
当社のアルゴリズムは、 ry Omniglot ry ImageNet ry 上のワンショット精度を向上 ry
ペンツリーバンクにワンショット・タスクを導入 ry 、言語モデリング上の同じモデルの有用性 ry

540 ：YAMAGUTIseisei：2016/11/11(金) 13:01:49.05 ID:TfAJHR6G.net

This is the html version of the file https://numenta.com/assets/pdf/whitepapers/hierarchical-temporal-memory-cortical-learning-algorithm-0.2.1-jp.pdf .
Google automatically generates html versions of documents as we crawl the web.

Page 1

HIERARCHICAL TEMPORAL MEMORY
including
HTM Cortical Learning Algorithms

VERSION 0.2, DECEMBER 10, 2010
Numenta, Inc. 2010

Use of Numenta’s software and intellectual property, including the ideas contained in this
document, are free for non-commercial research purposes. For details, see
http://www.numenta.com/software-overview/licensing.php

翻訳 株式会社アルトーク 2011/1/25
出典: http://www.numenta.com/htm-overview/education/HTM_CorticalLearningAlgorithms.pdf
脚注はすべて訳者による注釈である。本書の改訂版を確認するには http://ai.altalk.com 参照。