未来のCPU
- 1 :オーバーテクナナシー:2010/11/05(金) 10:33:40 ID:ds6+1CYQ.net
- 未来のCPUを語れ
- 601 :オーバーテクナナシー:2012/09/30(日) 21:56:24.44 ID:EszjBvEG.net
- てす
- 602 :オーバーテクナナシー:2012/10/07(日) 10:24:43.25 ID:p6gnxi84.net
- >>595
DRAMが遅いから圧倒的に速いキャッシュ付けるわけでキャッシュが大きいと遅延が発生
、って初見なんだが。一定以上は効率が上がらないのは何となくわかりますが。
- 603 :オーバーテクナナシー:2012/10/07(日) 23:48:43.32 ID:T8Jq9Vj0.net
- メモリは容量が増えると1線当たりの寄生容量(キャパシタ成分)が増えるから
どんどん低速になるんだよ。わかった?
- 604 :オーバーテクナナシー:2012/10/08(月) 09:55:47.08 ID:V9Yn60u1.net
- 解説どうも、配線の寄生容量ですかアナログな理由ですね。
- 605 : ↑ :2012/10/09(火) 17:32:18.78 ID:tOG+Ht8z.net
- キャッシュ付ってSRAMの事ね??
- 606 :オーバーテクナナシー:2012/10/10(水) 06:03:45.02 ID:v/u8ysTo.net
- 俺に聞くな、寄生容量ったら配線のことだろ。わかんなきゃググレ。(最近はDRAMで
キャッシュ構築してるのかと一寸俺も勘違いしそうになったがw
- 607 :オーバーテクナナシー:2012/10/10(水) 07:27:20.95 ID:V8nfayYV.net
- >>602
おまえ頭悪いな
ミスリードしている上に配線の寄生容量が成す意味すらわかっていない。
何が問題でキャッシュメモリを増やさないかぐらいググレよwww
なんでL1,L2,L3と階層化するかぐらい考えろ。レイテンシーて言葉すらしらないのか。
>>606
http://pc.watch.impress.co.jp/img/pcw/docs/521/945/html/02.jpg.html
eDRAMの最先端の実装例は方向的に正しい、ただし次世代L2キャッシュは、
STT-MRAMが有力とされている。
DRAMの最終置き換えはZRAM(ZeroRAM)つまり記憶容量分部が存在しないメモリ
が技術が追いつけば入れ替わる。
http://pc.watch.impress.co.jp/docs/column/semicon/20120709_545712.html
http://eetimes.jp/ee/articles/1003/23/news088.html
ZRAMの技術は信じがたい原理を基盤にしている。外人がクレイジー技術
とまで評価していた。
- 608 : ↑ :2012/10/10(水) 18:48:19.81 ID:3AC7cpmY.net
- http://ja.wikipedia.org/wiki/Static_Random_Access_Memory
郡盲像をなでる、(俺も含んで)
ZBT (zero bus turnaround) - ターンアラウンドとは、
SRAMが「書き込み」から「読み取り」に遷移するときなどにかかるクロック数である。
ZBT SRAMではこのターンアラウンドまたはレイテンシがゼロとなっている <<むちゃくちゃ早い>>
一次キャッシュとしてx86ファミリーや他の高性能マイクロプロセッサに搭載(8KBから数MB) <<1次キャッシュ>>
- 609 : ↑ :2012/10/10(水) 19:05:00.22 ID:3AC7cpmY.net
- レイテンシがゼロと言うことは、3Gで動いているCPUが、
ワンクロックで、データーが読み出せるということ、
CPUに止まらずにデーターや命令が入ってくる、と言うこと、
待ち(NOP)がいらない。
まさにキャッシュにヒットした状態
- 610 : ↑ :2012/10/10(水) 19:11:35.37 ID:3AC7cpmY.net
- つまり、64bit 3GHz で動いているCPUは、数MのSRAM(猫のヒタイ)
の上でしか、本当の速度は出せない、
はみ出すとL2キャッシュを読みに行き、待ちが発生する
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