【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #21

1 ：774ワット発電中さん：2014/12/07(日) 12:39:26.71 ID:k8Neg6MK.net

FPGA、CPLDのスレです。

雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。

FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

その他、FPGA関係の話題なら、何〜んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

さあ君も　レッツ F・P・G・A !!

Xilinx　http://japan.xilinx.com/
ALTERA　http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel　 http://www.actel.com/intl/japan/

■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
http://wc2014.2ch.net/test/read.cgi/denki/1387718215/

731 ：774ワット発電中さん：2015/09/03(木) 10:32:20.20 ID:es3O5eHP.net

>>730
おおサンクス。
CQのサイトは、オンライン書店リンクしか見てなかった。orz
もう10年以上Verilogやってるけど、そろそろ次の開発手法と思ってさ。
パッと出ては消えるよね・・・

732 ：774ワット発電中さん：2015/09/03(木) 13:00:04.95 ID:1ZZ581/G.net

俺が初めてFPGAに触れた2004年でも次はC合成！なんて言われてたけど
結局今もあの頃とそんなに状況変わってないと思う
AlteraもXilinxも一応自社製のツール出してはいるけど、まだビミョーに見える
FPGAマガジンではイキナリ冒頭の記事で森岡さんがユーザー目線の身も蓋もない事書いてる

733 ：774ワット発電中さん：2015/09/03(木) 16:54:52.83 ID:PGkPqBCW.net

>>729
合成時間って、規模はもちろんだが、タイミングのキツさのほうが影響多いような気がするんだが？

734 ：774ワット発電中さん：2015/09/03(木) 17:21:05.17 ID:oBmM+r4J.net

>>729
わざわざ答えてくれてありがとう。
Slice率を聞いた意図は、"Syn 10分 Trans 1分 MAP 20分 PAR 13分" この辺りの比率を知りたかったから
これが初に出てれば敢えて尋ねることはなかった、あんまり細かい事まで聞くと失礼だからね。

Synが大き目な感じがするけど１桁も違うと言うほどではないし、概ね自分の場合と大差無い比率

735 ：774ワット発電中さん：2015/09/03(木) 22:27:24.35 ID:8J7hnmia.net

高位合成が必要になるほどの規模の設計をする人ってこのスレにどのくらいいるのだろうか

736 ：774ワット発電中さん：2015/09/03(木) 22:34:38.89 ID:eo5ugaAQ.net

正常位合体でいいです

737 ：774ワット発電中さん：2015/09/04(金) 09:47:04.35 ID:Cnskh4Ub.net

ザイのコンパイルはいつも１時間ちょっとかかってる、もうちょっと早くならないかな

738 ：774ワット発電中さん：2015/09/04(金) 21:41:42.49 ID:i1Te2Wy4.net

高位合成ってのはホントはどうでもいいんだよな。
みんながよく利用するエンコーダ、デコーダっあたりは仕様決定と同時にHDLのライブリとして提供される。
んで、高位合成必要な部分ってのは全くの新規部分で大多数のデジドカにはほぼ関係なく、
最終製品の生産性には全く無関係。
ライブラリとライブラリの橋渡し部分しかHDLで書かない。
結局、高位合成なんかなくてかまわない

739 ：774ワット発電中さん：2015/09/04(金) 21:56:04.44 ID:0tTGMgHq.net

IPじゃないの？

740 ：774ワット発電中さん：2015/09/05(土) 08:38:13.41 ID:XrTp8MnE.net

BeMicro CV
異様に安いけど、どうなのコレ？