【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #21

1 ：774ワット発電中さん：2014/12/07(日) 12:39:26.71 ID:k8Neg6MK.net

FPGA、CPLDのスレです。

雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。

FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

その他、FPGA関係の話題なら、何〜んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

さあ君も　レッツ F・P・G・A !!

Xilinx　http://japan.xilinx.com/
ALTERA　http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel　 http://www.actel.com/intl/japan/

■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
http://wc2014.2ch.net/test/read.cgi/denki/1387718215/

471 ：774ワット発電中さん：2015/06/03(水) 19:44:54.29 ID:+4XgVyJG.net

原因は通信向けってところか

472 ：４０代のおっさん：2015/06/03(水) 20:23:04.84 ID:c71WD45y.net

Siフォトニクスをやろうか・やめとこうかの検討を
自分がやってたことがあったので、光のメリットを知らない連中に
講義してあげよう。

・光伝送は１chあたりの伝送速度は電気信号と変わらない。
・けど、光伝送は１本の光導波路には、10ch程度の信号を「重畳」できる。多重化だな。
・そうすると、導波路１本あたりの伝送速度は１０倍になったように見える。
・また、光はCrosstalkが起きないので、デザインルール上、
　ラインアンドスペースを狭めることができる。
・上記の多重化とラインアンドスペースの狭ピッチ化によって、
　単位面積当たりのデータ送信量が電気の１０〜１００倍程度も夢じゃない。
・だから、実装密度あたりで見てお得なSiフォトニクスが注目されているんだよ。

いいおっさんが、ﾄﾞﾔ顔してみた。

473 ：774ワット発電中さん：2015/06/03(水) 23:39:30.36 ID:/gHoEJH+.net

＞ＡもＸもFFより先にLUTがパンクするね

FPGAの構造的に当たり前の話のような

474 ：774ワット発電中さん：2015/06/04(木) 00:10:33.14 ID:crLg0Avd.net

ソフト屋だから仕方ないよ。ハードがどう動いているのか、興味無いんだから。

475 ：arisa ◆QaHT6HayjI ：2015/06/04(木) 05:19:45.17 ID:1x5a8slR.net

>>472
多重化IPのリソースが問題なんでしょ。
本質は周波数が高くなった無線とおなじだし。アナログ的な方面の問題にぶつかりそうな希ガス

476 ：774ワット発電中さん：2015/06/04(木) 06:14:09.19 ID:HzU5m47B.net

>>472
ヲッサン。光による長距離伝送のメリットを忘れてもらっちゃ困るんだがな。

477 ：774ワット発電中さん：2015/06/04(木) 09:14:35.39 ID:oO8iRrrj.net

>>475
希ガスがとうしたの？
それとも死語をあえて使ってるの？

478 ：774ワット発電中さん：2015/06/04(木) 19:48:51.14 ID:36ic4odT.net

>>476
おっさん共々℃素人だな。ＦＰＧＡで重要な、広範囲に一度に接続出来るメリットを忘れてもらっては困る。
クロック遅延の無い回路が作れる。

479 ：774ワット発電中さん：2015/06/04(木) 20:49:59.64 ID:oO8iRrrj.net

>>478
ハードでもクロック遅延はあんだよ
さすが℃玄人

480 ：774ワット発電中さん：2015/06/04(木) 20:55:16.27 ID:36ic4odT.net

>>479
>ハードでもクロック遅延はあんだよ