【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #21

1 ：774ワット発電中さん：2014/12/07(日) 12:39:26.71 ID:k8Neg6MK.net

FPGA、CPLDのスレです。

雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。

FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

その他、FPGA関係の話題なら、何〜んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

さあ君も　レッツ F・P・G・A !!

Xilinx　http://japan.xilinx.com/
ALTERA　http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel　 http://www.actel.com/intl/japan/

■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
http://wc2014.2ch.net/test/read.cgi/denki/1387718215/

271 ：774ワット発電中さん：2015/04/30(木) 06:52:14.51 ID:qmndWCsC.net

最初は単一クロックにしろ。そして、割り込み使うな。

272 ：774ワット発電中さん：2015/04/30(木) 07:35:49.35 ID:eFx53tsd.net

こんなんがたくさんでてるが、これってどういう意味ですか？
Warning (332056): PLL cross checking found inconsistent PLL clock settings:
Warning (332056): Clock: inst9|altpll_component|auto_generated|pll1|clk[0] with master clock period: 50.000 found on PLL node:
inst9|altpll_component|auto_generated|pll1|clk[0] does not match the master clock period requirement: 20.000

273 ：arisa ◆QaHT6HayjI ：2015/04/30(木) 08:16:12.71 ID:KKLKW12D.net

>>272
google翻訳かけてみました。君はどういう意味だと思いますか？


警告（332056）：PLLが見つかった矛盾PLLクロックの設定をクロスチェック：
警告（332056）：クロック：inst9| altpll_component| auto_generated| PLL1| CLK [0]マスタクロック周期で：50.000 PLLノードで見つかりました：
inst9| altpll_component| auto_generated| PLL1| CLK [0]と一致しませんマスタークロック周期の要件：20.000

274 ：arisa ◆QaHT6HayjI ：2015/04/30(木) 08:21:58.29 ID:KKLKW12D.net

要約すると、
「おめーが設定したPLLが20MHz指定なのに、50MHz ｲﾚﾃﾝｼﾞｬﾈｰﾖ ｸｿﾎﾞｹｼﾈ ｲｯﾃﾖｼ」

　　　＿＿＿_∧∧　　／￣￣￣￣￣￣￣￣
　〜'　＿＿__(,,ﾟДﾟ)＜　逝ってよし！ 　
　　 ＵU 　 　Ｕ U　　　＼＿＿＿＿＿＿＿＿

275 ：arisa ◆QaHT6HayjI ：2015/04/30(木) 08:24:56.14 ID:KKLKW12D.net

>>268 >>272
お・ま・え・は・あ・ふぉ・か・

276 ：774ワット発電中さん：2015/04/30(木) 10:55:41.50 ID:te1BQF6B.net

【さらばIE】Microsoftの新ブラウザ名称は　「Microsoft Edge（マイクロソフト エッジ）」　に決定 [転載禁止]©2ch.net [455679766]
http://fox.2ch.net/test/read.cgi/poverty/1430344025/
スパルタンの正式名称が決まった

277 ：774ワット発電中さん：2015/05/01(金) 01:35:34.19 ID:MyJuNmiI.net

>274
お前のところのメガファンクションウィザードで作ってるのにWarning出されても困るんだよな。

一つのPLLブロックでレシオを1/2,4/1に設定して２５Mhzと２００Mhzを作ってるんだが、レシオ
1/2ってのが不味いのんかな？

278 ：774ワット発電中さん：2015/05/01(金) 01:40:57.59 ID:MyJuNmiI.net

＞最初は単一クロックにしろ。そして、割り込み使うな。

FPGAで割り込みってなんだ？　そんな概念があるとは知らん。ONしてるアームの割り込みのことか？

279 ：774ワット発電中さん：2015/05/01(金) 04:27:02.81 ID:uF6UDALr.net

教えてもらったら、「ありがとう」と言いましょう。

＞「お前のところの、メガファンクションウィザード」
メーカに問い合わせれば。

よろぴく。

280 ：774ワット発電中さん：2015/05/01(金) 06:23:35.07 ID:Nk9N574j.net

>シグナルタップとオシロで力づく
という黄金メソッドを開発し >>249 とまで言い切ったのに、何を今さら >>272
みたいなことを訊く？
改めて >>249 に書かれていることを言って欲しいとか、そういう趣向のひと？
知りたいならあなたを担当する商社のサポートに訊いた方が早くて正確だよ。
>>261 みたいなことを言う渡世人と関わりたいと思う住人もそうそう居ないだろうし。

大体動かなくなってくれた方が追加で100万円もらえるんでしょ？
動かしたら損じゃない。