【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #21

1 ：774ワット発電中さん：2014/12/07(日) 12:39:26.71 ID:k8Neg6MK.net

FPGA、CPLDのスレです。

雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。

FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

その他、FPGA関係の話題なら、何〜んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

さあ君も　レッツ F・P・G・A !!

Xilinx　http://japan.xilinx.com/
ALTERA　http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel　 http://www.actel.com/intl/japan/

■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
http://wc2014.2ch.net/test/read.cgi/denki/1387718215/

211 ：774ワット発電中さん：2015/04/27(月) 04:12:02.76 ID:MyNbwP9/.net

> SIMして正常に動作してるにも関わらず・・・・

そんなもん最低条件だ　アホ

212 ：arisa ◆QaHT6HayjI ：2015/04/27(月) 07:05:57.95 ID:bfKfWz8v.net

少なくとも、RTLでは何とかできないだろう（非同期設計ならば別）

電源ICに低ESRコンデンサが指定されているのに、何も考えずに、セラミックコンデンサを使用していないか？

213 ：arisa ◆QaHT6HayjI ：2015/04/27(月) 07:40:54.63 ID:bfKfWz8v.net

>>196
その、SET_ENABLE/RESET_ENABLE信号は、指定CLKに同期した信号だったのかと、小一時間。

214 ：774ワット発電中さん：2015/04/27(月) 09:30:47.83 ID:0cT0ujAg.net

>>207
キミが社会人になる前から設計,実機に組み込んで納品していてそんな
問題起きたことが無いけど、経験が足りない？

215 ：774ワット発電中さん：2015/04/27(月) 10:26:16.94 ID:BHOyw+yV.net

まじか、RTLで真空管かっ！

216 ：774ワット発電中さん：2015/04/27(月) 13:02:37.58 ID:jbeymrkl.net

セラコンも低ESRだろ

低ESRすぎて電源が発振とか
DCバイアス考えないで、電解10uと同じで考えているとかは有り得るけど

217 ：774ワット発電中さん：2015/04/27(月) 14:28:08.85 ID:2KIudKoI.net

タンタルサイコー

218 ：774ワット発電中さん：2015/04/27(月) 16:13:43.53 ID:xckdWwD8.net

>>212
>電源ICに低ESRコンデンサが指定されているのに、何も考えずに、セラミックコンデンサを使用していないか

セラミックって、低ESRじゃないんですか?

219 ：774ワット発電中さん：2015/04/27(月) 17:12:55.66 ID:mkMlzB6+.net

適切なESR値じゃないと発振しやすくなる

220 ：774ワット発電中さん：2015/04/27(月) 19:42:47.39 ID:OnLMARRl.net

＞少なくとも、RTLでは何とかできないだろう（非同期設計ならば別）

そんなことはないさ。
たとえばタイミングバイオレーションがあればノイズがのる。それを直すのは
RTLだからね。
　扱う周波数が低すぎるのじゃない？　５０Mhzとか１００Mhzレベルなら
あまり問題は発生しないから、ノイズの経験がないのでしょ。